崗位職位： 負責設計和執?驗證計劃，以確保AI芯?的RTL設計符合功能和性能要求。您將與開發團隊緊密合作，確保設計質量和驗證效率。 1. 驗證計劃制定：根據芯?設計規格和功能需求，制定詳細的驗證計劃，包括驗證策略、測試?例設計和驗證環境搭建。 2. 驗證環境搭建：使?SystemVerilog等硬件描述語?，結合UVM等驗證?法學，搭建?效、可復?的驗證環境。 3. 測試?例編寫與執?：編寫詳細的測試?例，涵蓋所有關鍵功能和邊界情況，使?仿真?具執?測試?例，并收集和分析仿真結果。 4. 覆蓋率分析與提升：收集并分析功能覆蓋率和代碼覆蓋率數據，制定策略以提?覆蓋率，確保所有關鍵路徑和場景都得到驗證。 5. 問題定位與報告：分析仿真結果中發現的問題，定位設計缺陷，并與設計團隊溝通進?修復。編寫驗證報告，總結驗證過程、結果和發現的問題。 6. 流程優化與?檔撰寫：持續優化驗證流程，提??作效率。撰寫驗證相關?檔，包括驗證計劃、驗證報告、測試?例等。 任職要求： 1. 教育背景：電??程、微電?、通信?程、?動化、計算機等相關專業本科及 以上學歷。 熟練掌握SystemVerilog等硬件描述語?，熟悉UVM驗證?法學。 熟練使?仿真?具（如VCS、ModelSim等）進?仿真驗證。 了解數字電路原理和芯?設計流程，具備基本的硬件設計知識。 具有2-5年AI芯?或相關領域的RTL驗證?作經驗，有成功流?經驗者 優先。 熟悉AI算法和加速器設計者優先。 具備良好的邏輯思維能?和問題解決技巧，能夠迅速定位并分析問題。 具備良好的溝通能?和團隊合作精神，能夠與項?經理、設計團隊和其 他驗證?程師有效溝通。 持續關注?業動態和技術發展趨勢，不斷更新??的知識和技能。