崗位職責:
1.實現 FPGA 外圍接口和總線調試處理。
2.基于 FPGA 實現信號處理功能。
3.配合硬件工程師進行器件選型,方案設計。
4.配合算法工程師完成算法驗證與集成。
任職要求:
1、本科或以上學歷;
2、電子信息、通信工程、計算機、自動化等相關專業;
3、熟練掌握 verilog 進行 RTL 設計,有相關設計經驗者優先;
4、熟練使用 vivado、modelsim、matlab 等開發仿真工具,有相關設計經驗者優先;
職位福利:五險一金、績效獎金、員工旅游、項目獎金、帶薪年假、周末雙休、年終獎、餐補房補交補